P186：

蚀刻（即， ）必须使用。在实践中， 值的选择要接近统一。

为了达到Af=1，干法刻蚀技术发展起来。干法刻蚀是和等离子体刻蚀同义的，它也是一种在低压放电下利用等离子的技术。这种技术一般用在非常大规模集成电路中，因为他的性能，比光刻蚀有更高的精度。

    3.8.1     等离子体刻蚀技术

    等离子体是由完全或部分电离的气体组成的混合物，包括离子电子中子。等离子形成当一个有足够能量的电子撞击气体时，引起气体分解并电离化。等离子体靠自由电子发起，这些电子是由一些形式释放的，如从一个负的偏置电极的场发射。这些电子的动能在电场中增加，在气体中运动间电子不断与气体分子碰撞并失去能量，在碰撞中引起的能量转移使气体分子电离，自由电子在电场中得到动能并继续这这个过程。因此，当实际电压大于这个潜在的分解电压时，一个等离子就会在反应室中形成。

等离子体中的电子浓度对于干法刻蚀是相当低的，一般为10的9次方到10的12次方cm-3。在一个大气压下，气体分子的浓度比电子浓度高104到107。这个结果是在平均温度为50到100度测得。因此，

P187：

等离子干法刻蚀是低温过程。

图3-5是是两个干化刻蚀系统的示意图。图3-5(a)是一个溅射刻蚀系统。用的是相对比较高能量(I>500eV)的惰性气体离子,比如氩离子。那个被刻蚀的晶片(也叫做靶材)放在正电极上而氩离子在外加电场的作用下做加速运动来轰击靶材的表面。通过动量的转换表面的原子会挥发掉和被刻蚀掉典型的溅射刻蚀工作压力是0.01到0.1托。电场的方向是垂直于靶材表面以致于在工作压力下,氩离子以垂直方式到达表面。本质上没有离子轰击到被刻蚀的侧边。因此拥有高的横向刻蚀速度VV和高的各向异性。但是，溅射刻蚀法有一个主要的缺陷低的选择性，也就是说，大多数材料的刻蚀速度都非常接近因此我们不能只刻蚀一层而对下面的材料不进行刻蚀。

图3-5(b)是一个平行板等离子体刻蚀系统的示示意图。等离子体被限制在两个非常近的电极之间气体分子包括一种或者多种卤族元素原子它门通过气体阀门引进到里面。典型的工作气压相当高，从0.1到10个托.另一种由离子刻蚀的方法叫做反应离子刻蚀。这个方法使用到的装置跟溅射法的装置相类似。但是，在反应离子刻蚀法中惰性等离子体被分子等离子体所代替，这与等离子刻蚀法相类似在适当条件下，反应离子刻蚀法与等离子体刻蚀法可以得到高的选择性与高的各向异性。

P188：

3.9集成器件

     微波，光学和功率器件一般使用分立器件。例如，碰撞雪崩及渡越时间二极管被作为微波发生器，注入式激光器作为光源，半导体闸流管作为一个高功率开关。然而,很多电子系统都是由集成电路构建,它是一个由有源器件(如晶体管)和无源器件(如电阻,电容)组成的结合体,分布在单晶半导体的表面和内部,通过金属化图形进行互连.这一部份我们把之前所描述的基本工艺总结起来来在集成电路上制造有源器件与无源器件.

P189：

因为集成电路关键的元素是晶体管，所以发展特殊加工顺序以最优化其性能。我们将考虑三种主要与IC工艺相关的类型：双极型晶体管，金属氧化物半导体场效应晶体管，金属半导体场效应管。

图3-6表明，在IC制造中各主要工艺步骤之间的相关关系。一块抛光的有着特殊电阻率和晶向的晶片被用作初始材料。薄膜形成步骤包括外延生长半导体薄膜，热生长氧化薄膜和沉积多晶硅，介质和金属薄膜。薄膜形成之后，常常要利用扩散，离子注入进行杂质的注入或者进行光刻。光刻之后常常要进行腐蚀然后进行另一种杂质注入或薄膜生成，最终的IC是将每一层掩膜版的图形按顺序转移到硅片上形成的。一级一级的制作在半导体晶片表面。

       工艺之后，每一块晶片包含了上百个相同形状的芯片（或切片），通常每边边长在1-10mm之间。如图3-7（a）所示。芯片被锯成或切成独立的：图3-7（b）所示，一个独立芯片。单个MOSFET和单个晶体管的顶视图如图3-7（c）所示，给出一些样品的相关尺寸的透视图。有问题的芯片经常在上面涂黑点作为标记。好的芯片被选择和包装起来，用于提供在一个适当的热的，电的及其环境的电学应用。

P190：

IC芯片可能包括从几个元件（晶体管，二极管，电阻，电容等）到多达上百万个或者更多。自从1958年IC的发明，一个先进芯片上的元件数量成指数增长。我们经常提到一块IC的复杂程度，如SSI的每个芯片高达100个元件，MSI的每个芯片高达1000个元件，LSI的每个芯片高达100000个元件，而VLSI的每个芯片有着更大数目的元件。

P191：

在这个章节，我们介绍了两种VLSI芯片：一种包含了超过150000个元件的32位微处理器芯片；和一种包含了超过2200000个元件的1M随机存取存储器。

      3.9.1 无源器件

      为了形成一个IC电阻，我们可以在一块Si衬底上的热生长SiO2层上开个窗口，然后注入（或扩散）相反导电类型的杂质到晶片上。图3-8画出了两个电阻的顶视图和横截图。一个是任意形状，而另一个是条形。首先考虑条形电阻，p型材料的薄层的电导率微分与它厚度dx在x上的关系

P192：

dG = qμpp(x) dx （3-19）

其中W是栅宽而L是栅长（在此时忽略了边缘接触面积）。整个栅极注入区的总电导由（3-20）给出。

G =  JdG = q L.)o ~pp(x)dx （3-20）

其中xj是结深。如果up（空穴浓度的函数）和p（x）的分布已知，那么总电导就可以从Eq.3-20推算出来。我们可以得出（3-21）

其中g＝q∫0xupp（x）dx是方块电阻的电导，就是说当L=W时，G＝g。

   所以，电阻由（3-22）给出。

其中1／g通常是用称为方块电阻的符号R□表示，方块电阻的单位是欧姆每平方。

   许多集成电路中的电阻是通过在掩膜板上同时定义不同的几何图形来制作的。因相同的工艺循环用于这些电阻，所以把电阻分离成两个部分是不难的，方块电阻是由注入或扩散工艺决定的。只要知道方块电阻的值，电阻就由L和W的比值或图案上方块的个数决定。

P193：

边缘接触面积会把额外的电阻引入到集成电路的电阻中。每个边缘接触大概相当于0.65方块。对于不规则形状的电阻来说，弯曲处的电场线不是统一穿过电阻而是集中指向内转角的。一个在转角处的方块不是奉献精确的一个方块值，而大概是0.65个方块。举个例子，一个90um长和10un宽的电阻包含了9个方块。两个边缘接触面积相当于1.3个方块。如果注入层的方块电阻为1千欧每方块，那么这个电阻的阻值为10.3k欧。

    在集成电路中的电容有两种基本类型：MOS电容和pn结。

P194：

MOS（金属氧化物半导体）电容可以通过以一个重掺杂区（如发射区）作为一个极板，以金属电极作为另外一个极板和intervening氧化层作为介质来制作。为了形成一个MOS电容，在硅衬底上通过热生长形成一个厚氧化层。然后，通过光刻形成一个窗口再在氧化层上刻蚀掉。扩散和离子注入用于在窗口区形成p＋区，而周边的的厚氧化层则作为掩膜板。而比较薄的氧化层按照金属化的步骤在窗口区热生长。单位面积的电容由(3-23)给出。其中，■是二氧化硅的电容率而d是薄氧化层的厚度。为了更大程度的提高电容，我们已经开始研究高介电常数的绝缘材料。MOS电容和外加电压无关，是因为较低电极是由重掺杂材料制作而成的。这同时也能降低串联电阻。

   Pn结有时也会在集成电路中作为电容器。它的具体工艺我们会在3.9.2中考虑，因为它是双极型三极管的组成部分。作为一个电容器，器件通常是反向偏置的，就是说，p区是关于n区反向偏置的。电容器的值不是常数而是随着（VR＋Vbi）-1／2的变化而变化的。其中VR是外加电压而Vbi是内建电势。通常认为它的串联电阻比MOS电容要大，因为p区的电阻率比p重掺杂区要高的多。

P195：

3.9.2双极工艺

   在集成电路应用，特别是超大规模集成电路应用来说，双极晶体管必须降低尺寸才能满足高密度的要求。集成电路中的双极晶体管和分立晶体管的主要区别在于集成电路中所有的电极接触都是位于晶片表面，而每个晶体管必须进行电隔离以防止器件中的互相影响。1970年之前，横向和纵向隔离已经应用在pn结中，而横向p隔离区总是反向偏置的。在1971年，热氧化工艺用于横向隔离，导致器件尺寸的明显下降，因为基区和集电区contact about隔离区。在20世纪70年代中期，发射区被扩展到walls of 氧化层，导致了另外的在面积上的减少。现在，所有的横向和纵向尺寸都已经被减小，而且发射stripe宽度已达到微米级。

   集成电路中用到的双极晶体管主要是npn型的，由于它基区少子的高迁移率，可以获得比pnp更高速的性能。横向氧化隔离方法不仅能减小器件尺寸，而且由于二氧化硅的小介电常数而减小了寄生电容。我们考虑制作器件的主要工艺步骤。

   npn双极晶体管的原材料是p型轻掺杂的，111面的或100面抛光的硅晶片。

P196：

因为PN结是在半导体里面形成的，晶向的选择不像在制作MOS器件时那么重要。第一步是形成一层掩埋层，掩埋层的主要目的是使集电极的串联电阻降到最低。一层厚度为0.5到1微米的薄氧化层通过热生长方式长在晶片上,然后在上面开一个窗口。一定数量经过精确控制的低能量砷原子被注入到这个窗口区域中,这个操作可以称为预扩散。接着,利用高温激活来形成一个N型的掩埋层,这个N型的掩埋层通常有一个典型的数值为20欧姆每方的方块电阻。

第二步是沉积一层N型外延层。氧化层被去掉后晶片就放在一个外延反应器中作外延生长。外延层的厚度和掺杂浓度由器件的最终性能来决定。模拟电路(有着更高的电压增益的)需要更厚的层厚度(约为10微米)和更低的掺杂浓度(约为5*1015cm-3)，数字电路(有着较低的开关电压的)则需要较薄的层厚(约为3微米)和较高的掺杂浓度(约为2*1016cm-3)。图3 - 9b所示的横截面，我们可以注意到社里存在一些从埋层到外延层的向外扩散。为了减少这种向外扩散,应该采用一种低温工艺和用一种有低扩散系数的杂质来进行埋层的制作。

第三步是形成一个横向氧化隔离区。在外延层通过热生长的方式生长一层薄氧化垫层(约为50纳米)后,跟着就进行氮化硅层的沉积(约为100纳米)。假如那一层氮化物层是直接沉积在硅片上而不是沉积在氧化物垫层上。

P197：

P198：

P199：

P200：

多晶硅可以通过SiHC13在有氢气的参与下热分解或者在3.2节里所描述的硅烷的热分解的方法来进行沉淀。最后,晶片的单晶硅组分的一边下陷而形成了一个框架结构。由此形成的晶片包含了所需的相互由一层介电层隔开的单晶硅沟道，利用这些沟道可以制造许多不同种类的器件。相对于横向氧化隔离层技术来说,这种技术的主要好处在于它有较好的隔离效果，而它的缺点是在沉积多晶硅操作时需要在晶片上进行精确的机械对准和由多晶硅高温沉积时所产生的晶片翘曲。因为这些缺点和形成隔离所增加的工序,电介质隔离方法主要用来制作较高电压的集成电路或者对发光发热辐射不敏感的电路。这种方法对上述电路如此重要,以致于在隔离层下由高能辐射产生的电子空穴对不能参加在隔离沟道上定位器件的那一道工序。现在可以把在前一节所叙述的无源和有源器件的工艺步骤结合起来显示各种各样的集成电路是如何制成的。举一个例子,我们将考虑双极管反相器电路,它也是大部分数字系统的一个基本元件。反相器的作用就是使它的输出逻辑状态与它的输入逻辑状态相反.。换句话说,当输入法为逻辑0时.输出就为逻辑1,反之亦然，从电压的高低和正逻辑的形式来看,它意味着在低电压输入的条件下,输出就会是一个高电平。

P201：

一个逻辑反相器双极晶体管的典型电路如图3- 10a所示一个IC的电路透视图如图3- 10b。(可看到的是)双极晶体管和以横向氧化隔离技术方法制成的电阻。为了更清楚地看懂示意图,另外的那层介电层并未画出

图3-10c 表示了双极型反相器的电压传输特性。传输特性表示了输出电压与出入电压有关，当输入电压（Vi）小于开启电压Vbe(on)时，该晶体管工作在截止区；并且集电极电流Ic接近于0

P202：

和输出电压Vo近似等于（Vcc-IcRc）≈Vcc＝5V。当Vi增加到上面的Vbe(on)值时，晶体管导通并且进入正的有源区，在这个有源区里集电极电流与基极电流有着Ic≈βoIbRc。因此，电压方向变成相反的。当有足够的输入电压时，输出电压将下降直到晶体管进入饱和区。在饱和区内，随着输入电压进一步增加，输出电压依然保持在一个常数的低电平。

集成注入逻辑(I2L)广泛用于集成电路的逻辑和记忆设计中。I2L吸引的功能包括和双极型晶体管加工工艺的兼容性，灵活的布图，和高的集成度。基本的逻辑单元包括一个横向PNP晶体管(Q1)和一个有多重集电极的反向垂直NPN晶体管(Q2)。

在侧面的PNP型晶体管，它的P型发射区和集电区是在NPN型晶体管制造步骤中基区注入或扩散时同时形成的。它的外延层提供了基区。由于电流的流向主要向侧面方向，所有这个器件称为横向晶体管。横向晶体管的优点是比起标准的NPN晶体管的制造所必需的工艺步骤，它没有要求额外的工艺步骤。但是，横向晶体管的性能要比垂直NPN晶体管的差，因为从发射极注入的某些载流子垂直流向N+埋层，这些载流子在基区复合并且不利于集电极电流；因此，电流增益较低。

对于垂直NPN晶体管反相器，埋层

P203：

充当了它的发射极，侧面的PNP晶体管的集电区充当了他的基极，而顶部的N+区域作为它的多重集电极。当节点E在一个固定的正偏压和一个高输入电压（逻辑1）提供给Vi，附加电流从侧面的PNP晶体管Q1的发射极注入到它的集电极，该极也是Q2的基极，因此器件Q2进入饱和状态。这样就导致了Q2的输出电压（Vo）下降为一个逻辑0。因此，I2L能实现一个逻辑反相器的功能。由于I2L在多重集电极与共射极之间没有要求有电阻或隔离区域，所有它的集成度可以达到很高。I2L的结构使用横向氧化隔离，它的制造和在第3.9.1节描述的双极型晶体管工艺是兼容的。

3.9.3             MOSFET技术

目前， MOS场效应晶体管在超大规模集成电路中是占主导地位的器件。跟其他类型的器件相比，它能以较小尺寸成规模地生产。MOS场效应晶体管技术，可划分为NMOS （ N沟道MOSFET ）技术和CMOS （互补MOS器件）技术，在同一芯片上，提供N通道和P沟道MOSFET 。这两种技术是有吸引力的，因为NMOS电路比双极型晶体管需要较少的加工步骤，相比双极晶体管和NMOS集成电路，CMOS电路大大降低了电力消耗。

在70年代初，栅极长度为7.5um，相应的设备面积约为6000um2 。随着器件尺寸的缩减，因此在设备区大幅缩小。对于栅极长度为1um的MOSFET来说，该器件面积缩小为早期MOSFET

P204：

的不到1 ％。我们期待装置继续小型化下去。我们在第3.10中将讨论器件的根本限制。

图3 -11 是显示了在金属化之前一个N沟道MOS器件的示意图。顶层是一个磷掺杂二氧化硅（P玻璃） ，它被用来作为多晶硅栅和金属栅之间的绝缘体。 比较图3 -1 1与图3 - 10 的双极型晶体管,观察到一个MOSFET的基本结构相当简单。虽然这两种器件都采用横向氧化分离层，MOSFET不需要垂直隔离层，而双极晶体管需要N + - p结的埋层。而在MOS场效应管中的掺杂形貌不像双极晶体管中那样复杂,它的掺杂分布的控制也不是那么重要。我们将在3-11中讨论常用器件制作的主要工艺步骤。

P205：

P206：

第四步是形成源级和栅极。当栅极形成图案以后，它可作为砷注入的掩模版（( ~ 30keV, -- l016 cm-2 ）来形成源极和漏极，其具有相对于栅极的自对准性。在这一阶段，栅极的重叠是由于离子注入的横向离散作用（对于 30千电子伏特的砷，AR~只有5 nm ） 。假若使用低温工艺下一步中使横向扩散最小，这些寄生在栅-漏极和源-漏极的耦合电容比栅极沟道中的电容要小的多。

最后一个步骤是金属化。掺磷的氧化物（磷玻璃）沉积在整个晶片上在加热晶片得到光滑表面形貌之后。接触窗口在磷玻璃上定义和刻蚀。一层金属层，比如说铝，然后被沉积和形成图案。一个完成好的MOSFET的横截面由图3 – 12（c）显示，其对应的顶部视图由图3 – 12（d）显示。栅极接触一般做在有源器件的外面区域防止对薄薄的栅极氧化层可能的伤害。

在NMOS工艺中，有六步薄膜生长工艺，四步光刻工艺，三步离子注入工艺和四步刻蚀工艺。对于基本的双极型工艺来说节省了两步的光刻工艺和一步的注入工艺。

NMOS 逻辑门：图3 -13 (a)显示了基本逻辑门的电路，两个输入或门，其含有两个增强型MOSFET（这些器件称为驱动器）一个耗尽型MOSFET（称作负荷），或门的版图由图3- 13(b)显示，

P206：

栅极中沿着线AA‘的横截面由图3- 13(c)显示。

P207：

P208：

P209：

P210~211：

图3.14B显示了DRAM存储单元的布局(结构),图3.14C显示了通过AA 横跨结的互联.寄生电容用沟道区作为一个极,而多晶硅栅则作为一个极,氧化栅作为电介质.在平等的线上是铝,能最大限度减少RC延迟.纵线通过N+扩散来形成.MOS管的漏极作为一个导电接触处,它在反转层之间,并在存储门和运输门的下面.这漏极能通过多晶硅的接触来控制.第二块多晶硅极被分离从第一块多晶硅电容极上,通过一个氧化层,这个氧化层是在第二个电块被确定前用热生长在第一层的SI片上的.纵线上的改变发生在存储层和输运层下面.

图3.15A显示一个CMOS反相器.高掺杂PMOS器件的门与低掺杂NMOS器件的门相连.所有用MOSFET制成的器件,对于PMOS管其外加电压应小于零,对于NMOS管则电压大于零.当输入VI等于零或一个正电压时,PMOS器件关闭,而NMOS器件开启,因此.输出电压V0等于零.CMOS反相器的性能有一个与其它反想器类似的漂移特性.然而,CMOS反想器有独特的前景.在逻辑门里,一个器件通过多种路径从VDD到零是不导通的.电流在稳态门的流动是一个小漏电流,只有器件都开启,有效电流流过CMOS反想器.因此,能量损耗水平是最小的,为了少成本,晶片上的元件数量在增加,能量的损耗成为一个主要制约因素,低能耗的CMOS 电路有着十分吸引人的前景

P212：

平均功耗小，数量级在纳瓦。由于元件数量随着每片增加，功率消耗成为一个主要的制约因素。低功耗是CMOS电路最有吸引力的特征之一。

图 3 -1 5（ B ）显示一个C MOS反相器的布局，并图3 -1 5（三）显示器件沿着A-A线得到的横截面。在工艺中，将一个P –槽（也称为一个P阱）第一次注入到和随后进入到N衬底。 p型掺杂浓度必须足够高以至于超过

P213：

N衬底的补偿型底下的掺杂量。随后的工艺在P –槽对于N沟道MOSFET和之前描述的是相同的。对于P沟道MOSFET ，11B或49（ bf2 ） +离子注入到N衬底上，形成源漏区。一个沟道的75as离子的注入，可以用于调整阈值电压，同时在P沟道器件周围，一个n沟道截止形成在氧化层的下面。由于该P –槽和额外的步骤必须制造在P沟道MOSFET中，制造一个CMOS电路的步骤的数量，基本上比制造一个NMOS电路的高出一倍，。因此，我们得到工艺的复杂和功率消耗的减少之间的交换。

如上文所述的代替P –槽，一个转换方法是用一个n槽形成的P型衬底。在这种情况下，n型掺杂浓度必须足够高以至于超过补偿量对于p衬底的底下掺杂量（即，ND>NA） 。在两种的P –槽和N –槽中的方法中，频道的流迁移率将会退化，因为迁移率是由总掺杂浓度（NA+ND）决定的。最近一项方法使用两个分立的槽注入到一个轻掺杂的衬底。这就是所谓的双槽法。因为没有过多补偿需要在任何一个双槽，更高的沟道迁移率可以得到。

所有的CMOS电路都存在势能对于一个麻烦的问题叫做栅所效应，这是与寄生的双极晶体管有关系。我们注意到一个N-P-N晶体管能够形成一个N+源极或者漏极作为它的发射极，P槽作为它的基极，以及临近的N槽作为它的集电极。类似地，一个P-N-P晶体管能够形成一个P+源极或者漏极作为它的发射极，以及N槽和P槽分别地作为它的基极和集电极

P214：

有两个晶体管可以被结合在一起作为一个半导体闸流管。如果两个晶体管电流增量的乘积比闸流管的大，那么就会有一个大的电流在Vdd和Vcc之间通过，这种现象就是我们所熟知的栅锁效应。由于这个大电流的存在，栅锁效应就会对CMOS电路产生一个永久的损害。

为了避免这种栅锁效应，我们必须减小这种由寄生二极管产生的电流增量。一种方法就是采用金原子注入或者中子辐照去降低少数载流子的寿命。不过，这是一种不同于控制和增加漏电流的方法。一个有效的技术是使用沟道隔离。在这种技术中，沟道是在一个各向异性溅射反应的硅上面形成的。在沟道的底部和周围热生长了一层氧化层，而这个沟道而后将被多晶硅和氧化硅沉积所填充。由于n沟道和p沟道器件被这个被填充的沟道物理地隔离开了，所以这种技术能够消除栅锁效应。

在一个100mm的硅晶圆中包含了48个32位的微处理器芯片和8个测试芯片。从确定平坦的晶圆中，我们认可了<100>面作为n型晶圆的导向面。这种器件按照2um薄沟道CMOS的设计规则而被制造。每个芯片的面积大约是100mm2，这其中包含了150 000个组元。该芯片的运算速度位每秒10万次，而它在全速工作时所消耗的功率仅为700mW。

两个这样的器件形成了一个与有着多晶硅电阻测压元件的静态随机存储器类似的静态存储元件。像这种静态随机存储器，当其在提供的更低的功率下工作时，能够充分地减少元件的数量。

另外一种CMOS潜在有用的技术就是绝缘硅（SOI）结构。

P215：

P216：

3.10.1内在的器件局限

我们首先要考虑的量子极限，其中定义一个物理操作实现在一段时间t必须包括一个能源 E>=h/t（3 - 2 4）这里h是普朗克常数简化。此能量被转换为热量。在操作过程中功耗是P=E/t=h/t^（ 3 -2 5）这是每单元操作功耗一个下限。 进行操作的速度10ps（ 10-11 s） ，在一个开关器件其最低功耗可以从方程.3-24中获得是在数量级为10-23 j单位操作。而对于一个MOSFET实际值约为10-14 J，量子极限来说这是相当难达到的。

另一种内在的器件限制是栅极氧化厚度。当栅氧化层低于5 nm处，有一个有限概率电子穿过栅氧化层通过量子力学隧道过程。为了是器件能够正常运行，这个隧道电流要小。因此， 隧道效应要求栅氧化层的一个基本下限厚度为约5纳米。

半导体材料性能还受电磁场和饱和速度将影响器件运行时的限制。考虑在一个立方体的硅材料中尺寸为X的最低传播时间。如果电子于其饱和速度VS 运动，穿过△X做需要的时间是t ，由方程 t=△X/VS可得。

P217：

如果我们假定最小的电压符合热能被基本电荷相除.我们用ec = 5 x 105 V/c作为重要的场,用VS=107CM/S作为在硅中的饱和速度.

     因此,重要的场和饱和速度限制在硅中的最小传输时间为5*10(-15)秒.因为砷化镓的ec和VS有可比较值,最小的传输时间归因于材料的限定值也是大约5*10(-15)秒.

因为热起伏,一个半导体器件可以随便地从逻辑1到逻辑0转换,或者代替.因此,开关的能源的热能限制是KT.器件的开启电压可以是KT/Q的很多倍.

传播延迟(传播时间)与开关能量相对要求每个位信息,归因于被被量子(h/r),上升的热气流((kT)和0.5微米((圈)强加而限制. 材料限制为5*10(-15秒).环形频率选择器2到5 微米,1 微米((小点)和0.5微米((圆圈)的最小特征长度的性能也被展示.能量延迟产品(相对于转换能量)为0.5微米的器件大约为5*10(-14)焦.通过器件的尺寸缩放比例和用先进的CMOS技术来最小化能源.我们可以达到0.1微米的转换能量下降三个数量级.(到5*10(-17)焦).小器件可以被制造.但是要当器件在操作的时候以降低电压跟温度为代价.

3.10.2 配线限制

因为内芯片连接（在一个芯片的互连组件）和内芯片连接（互连芯片之间），

P218：

当我们缩小互连接线有三个限制：电迁移限制，边缘电容,和绕线电阻.

当最小器件尺寸变得更小的时候电迁移问题变得更糟.电流从一个MOSFET改变为1/LN,L 是一个沟的长度.N介于0到1之间,依赖在电场中载流子速度变化.. 如果厚度的导电是维持不变，其面积变化为L.，所以电流密度变化为1/L(N+1)一个典型的1微米MOSFET门能够输出1毫安的电流.因此,一个一微米的方形线可以载104/CM2,这个程度是接近电迁移的极限.这样可以很理所当然地通过使导体变宽和减小电路包装密度所围绕.

     电容的互连组成平板和边缘电容。平板的一部分直接跟

 线宽变化，但边缘电容保持恒定，造成了跟线宽收缩一样在线路电容中饱和。这两种组成接近相等.因为实际电场氧化厚度(0.3到1微米).边缘电容在大约2微米的时候有意义.一个电容的结构相对与氧化厚度线宽已经在一节中讲过了. 该点虚线表明，平行板

组成部分。实线的是总电容低。一个关的问题是，线与线电容将支配线-衬底电容作为尺寸收缩，造成人行道的问题。这可以通过在一个单线旁边安排地线来尽量减少增加面积的代价.

由于电导阻抗保持常数，

P219：

金属丝的电阻随着尺寸的减小而增加。这个增加的电阻与先前提到过的电容是有联系的，导致RC时间常数的增加，这将会限制器件的速度。所有的相关配线的局线能够认为是设计的约束条件，但这是不可避免的部分而且他们将减损了缩小器件尺寸的好处。

在IC电路中仅仅是用于结点的充电和放电电路的必需的功率是与栅极的数量成正比的，频率就是他们的转换频率（时钟频率）。功率可以用这个式子表示：P ~ 1/2C~ nf,.C就是每个器件的电容量，V就是外加电压，N就是每块晶片上器件的数目，还有f就是时钟的频率。除非用一个辅助液体或者气体来冷却，否则温度会由于电路中功率的损耗而增加，而这个损耗是因为IC被一个包裹材料所限制导致热电导而产生的。最大允许温度的增加是被半导体的能带隙所限制的（对于能带隙为~1.1 eV 的硅它的最大允许温度为100摄氏度）。对于这样一个温度的增加，一个典型的高性能的包裹它的最大功率损耗大约是10W。结果，我们必需限制在晶片的最大时钟速度或者栅极的数量其中一个。举一个例子，在一个包含了尺寸为1um电容量为5 x 10-3 pF NOMS器件的IC上以2GHz的时钟速率在运行，我们可以有的最大的栅极数量大约为10的五次方，前提是我们假定一个百分之十的占空因数。此外，我们还可以看作是基本材料参数所决定的设计上的局限。

最后的器件局限。如果新的器件结构是被允许的，几个基本因素限制了最小尺寸大约在100A左右。

P220：

其中一个是这个尺寸要符合耗尽层边界的掺杂原子间的间距（对于硅而已其间距为10的十九次每立方厘米）。另外一个因素是我们通过各种光刻方法来定义一条线的能力被微粒的散射限制在10nm。当然超过这个点，统计上要考虑器件几何图形和离子剂量的变化会阻止减少。

就像我们前所讨论过的，NOSFET的最小沟长度可能在0.1um左右。同样的限制也存在于双极三级管和MESFET的最小特征尺寸上。因为这样的制作设备很快就会被用上，我们希望器件的小型化能够突破这些限制在未来20年。

(光线的)束制作技术(方法,工艺)例如电子束和离子束的不能抵抗工艺最后将会允许最小尺寸长度接近10nm的器件，然而，平均进入100nm以下的区域将会要求我们会量子理论而非Boatsman 统计学，还有要求我们从根本上设计新的器件结构(例如由分子组成的电子束)。